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如何为 OpenCL  库将 verilog 封装打包 如何为 OpenCL 库将 verilog 封装打包 如何将自定义 verilog 打包为 OpenCL 库 2018-06-11 标签:alteraverilogopencl 37 0
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paramter和localparam有什么区别? paramter和localparam有什么区别? 这是一个Verilog中有争议的问题,即Parameter即作为常数,也作为参数使用是否合理合法的问题。在IEEE 2005标准之前,Verilog就是... 2018-05-18 标签:Verilog 697 0
一个连环无敌面试题--计数器 一个连环无敌面试题--计数器 问题1:如何用Verilog实现这个计数器?针对上述功能的计数器,应该如何用Verilog实现? 2018-05-16 标签:Verilog计数器 514 0
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Verilog和SystemVerilog定义了4种描述信号状态 Verilog和SystemVerilog定义了4种描述信号状态 在实际设计中有一种情况可能会产生这种问题:cond信号来自于memory。比如汉明码SECDED(single error correction do... 2018-03-29 标签:寄存器Verilog 653 0
关于verilog的学习经验简单分享 关于verilog的学习经验简单分享 学习verilog最重要的不是语法,“因为10%的语法就能完成90%的工作”,verilog语言常用语言就是always@(),if~else,case... 2018-03-25 标签:verilog 260 0
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